Verilog HDL入门--数字芯片验证第3部分

课程目录

1-1 [第3部分：Verilog  HDL入门（9-26）] 第9讲.Verilog HDL模块（module）认知 (47:10)
1-2 [第3部分：Verilog  HDL入门（9-26）] 第10讲.Verilog HDL设计--assign语句 (36:39)
1-3 [第3部分：Verilog  HDL入门（9-26）] 第11讲.Verilog HDL设计--assign语句实操 (53:36)
1-4 [第3部分：Verilog  HDL入门（9-26）] 第12讲.Verilog HDL设计-always语句（上） (25:50)
1-5 [第3部分：Verilog  HDL入门（9-26）] 第13讲.Verilog HDL设计-always语句（下） (11:49)
1-6 [第3部分：Verilog  HDL入门（9-26）] 第14讲.Verilog HDL设计always语句实操 (48:58)
1-7 [第3部分：Verilog  HDL入门（9-26）] 第15讲.Verilog HDL建模方式 (48:20)
1-8 [第3部分：Verilog  HDL入门（9-26）] 第16讲.Verilog HDL其他常见语法 (38:43)
1-9 [第3部分：Verilog  HDL入门（9-26）] 第17讲.Verilog HDL代码风格 (46:10)
1-10 [第3部分：Verilog  HDL入门（9-26）] 第18讲.高性能数字电路设计基础 (28:56)
1-11 [第3部分：Verilog  HDL入门（9-26）] 第19讲.数字电路设计复位与毛刺消除 (01:06:10)
1-12 [第3部分：Verilog  HDL入门（9-26）] 第20讲.数字电路设计--状态机（上） (48:05)
1-13 [第3部分：Verilog  HDL入门（9-26）] 第21讲.数字电路设计--状态机（下） (45:20)
1-14 [第3部分：Verilog  HDL入门（9-26）] 第22讲.数字电路设计时钟与时序 (53:20)
1-15 [第3部分：Verilog  HDL入门（9-26）] 第23讲.数字电路设计异步时钟 (50:10)
1-16 [第3部分：Verilog  HDL入门（9-26）] 第24讲.数字电路设计握手协议 (49:38)
1-17 [第3部分：Verilog  HDL入门（9-26）] 第25讲.数字电路设计FIFO设计 (45:50)
1-18 [第3部分：Verilog  HDL入门（9-26）] 第26讲.数字电路设计低功耗设计概述 (45:10)